MICRON DDR5 SDRAM

发布时间：2020-12-24 16:57:28 浏览：1063

CPU核心的数量正在增加。为了实现数据中心的持续计算性能改进，需要使用MICRON DDR5的性能优势来维护每个CPU内核的可用带宽。MICRON DDR5及其额外的计算将有助于从当今世界产生的爆炸性数据中提取价值和洞察力。

MICRON DDR5 技术支持计划(TEP)是一项项目，它提供获取美光技术的途径，并提供早期获取技术信息和支持、电力和散热模型以及MICRON DDR5产品的机会，以帮助设计、开发和推出下一代产品。它还代表计算平台，还汇集了其他生态系统合作伙伴，帮助MICRON DDR5在市场上随处推广和采用。

DDR5 是DRAM开发的下一步，它带来了一系列新的功能，旨在提高(RAS)的可靠性、可用性和可使用性。降低功耗，并大大提高性能。

DDR5 SDRAM.png

DDR5的一些关键功能如下：

功能/选项	DDR5	DDR5的优势
资料速率	3200-6400 MT /秒	提高性能和带宽
V DD / V DDQ / V PP	1.1 / 1.1 / 1.8	降低功率
内部V REF	V REFDQ，V REFCA，V REFCS	提高电压裕度，降低BOM成本
设备密度	8Gb至64Gb	支持更大的单片器件
预取	16n	使内部内核时钟保持低电平
DQ接收器均衡	DFE	改善 DRAM内部接收到的DQ数据眼的张开
占空比调整（DCA）	DQS和DQ	改善发送的DQ / DQS引脚上的信令
内部DQS延迟监控	DQS间隔振荡器	增强抵抗环境变化的能力
片上ECC	128b + 8b SEC，错误检查和清理	增强片上RAS
CRC	读/写	通过保护读取的数据来增强系统RAS
银行组（BG）/银行	8 BG x 2个存储区（8Gb x4 / x8） 4 BG x 2个存储区（8Gb x16） 8 BG x 4个存储区（16-64Gb x4 / x8） 4 BG x 4个存储区（16-64Gb x16）	提高带宽/性能
命令/地址界面	CA <13：0>	大大减少了CA引脚数
ODT	DQ，DQS，DM，CA总线	改善信号完整性，降低BOM成本
突发长度	BL16，BL32 （和BC8 OTF，BL32 OTF）	仅通过1个DIMM子通道允许64B高速缓存行读取。
MIR（“镜像”引脚）	是	改善DIMM信号
总线倒置	命令/地址反转（CAI）	降低模块上的V DDQ噪声
CA培训，CS培训	CA培训，CS培训	改善CA和CS引脚上的时序裕度
编写水准训练模式	已改善	补偿不匹配的DQ-DQS路径
阅读训练模式	用于串行（用户定义），时钟和LFSR 生成的训练模式的专用MR	使读取时序裕度更稳定
模式寄存器	最多256 x 8位（LPDDR类型读/写）	提供扩展空间
PRECHARGE命令	所有银行，每家银行和同一家银行	PREsb在每个BG中启用预充电特定的存储库
刷新命令	所有银行和同一银行	REFsb支持刷新每个BG中的特定存储体
环回模式	是	启用DQ和DQS信令测试

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