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CPLD 2.5K 门 128 宏单元 62.5MHz 5V 84针 PLCC封装
特性：
■先进的多阵列矩阵(MAX) 5000架构结合了PAL器件的速度和易用性以及可编程门阵列的密度
■全系列高性能，可擦除的CMOS EPROM epld，适用于从快速28引脚地址解码器到100引脚LSI定制外设的设计
■600 ~ 3750个可用门(见表1)
■快速，15ns组合延迟和83.3 mhz计数器频率
■可配置扩展产品项分布，允许在单个宏单元格中超过32个产品项
■28至100引脚可在DIP, j引脚，PGA, SOIC，和QFP封装
■可编程寄存器提供D、T、JK和SR触发器功能，具有单独的清晰、预设和时钟控制
■保护专有设计的可编程安全位
■软件设计支持，以Altera的MAX+PLUS II开发系统为特色，支持基于486或pentium的pc, Sun SPARCstation, HP 9000系列700和IBM RISC system /6000工作站
介绍MAX 5000 epld的功能描述，其架构特点如下:
■逻辑阵列块
■宏单元
■时钟选项
■扩大产品条款
■可编程互连阵列
■I/O控制块
MAX 5000架构基于连接高性能、灵活的逻辑阵列模块(称为逻辑阵列块(lab))的概念。多个实验室通过可编程互连阵列(PIA)连接，PIA是由所有I/O引脚和macrocell馈送的全局总线。除了这些基本元素之外，MAX 5000架构还包括8到20个专用输入，每个输入都可以用作高速通用输入。另外，一个专用输入可以用作寄存器的高速全局时钟
产品技术规格:
| EU RoHS | Supplier Unconfirmed |
| ECCN (US) | EAR99 |
| Part Status | Obsolete |
| Automotive | No |
| PPAP | No |
| Program Memory Type | EPROM |
| Number of Logic Blocks/Elements | 8 |
| Number of Macro Cells | 128 |
| Product Terms | 32 |
| Device System Gates | 2500 |
| Data Gate | No |
| Maximum Number of User I/Os | 68 |
| In-System Programmability | No |
| Programmability | Yes |
| Reprogrammability Support | No |
| Programmable Type | UV Erasable |
| Maximum Internal Frequency (MHz) | 50 |
| Maximum Clock to Output Delay (ns) | 14 |
| Maximum Propagation Delay Time (ns) | 25 |
| Individual Output Enable Control | No |
| Minimum Operating Supply Voltage (V) | 4.75 |
| Maximum Operating Supply Voltage (V) | 5.25 |
| Typical Operating Supply Voltage (V) | 5 |
| Minimum Operating Temperature (°C) | 0 |
| Maximum Operating Temperature (°C) | 70 |
| Supplier Temperature Grade | Commercial |
| Tradename | MAX |
| Mounting | Surface Mount |
| Package Height | 3.81 |
| Package Width | 29.31 |
| Package Length | 29.31 |
| PCB changed | 84 |
| Standard Package Name | LCC |
| Supplier Package | PLCC |
| Pin Count | 84 |
| Lead Shape | J-Lead |
